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有限狀態(tài)機(jī)的建模與優(yōu)化設(shè)計(jì)
（作者未知） 2012/1/15
摘要:通常的Verilog HDL 編碼風(fēng)格生成的電路速度慢、面積大、毛刺干擾嚴(yán)重. 基于此特點(diǎn)提出一種優(yōu)秀、高效的Verilog HDL 描述方式來(lái)進(jìn)行有限狀態(tài)機(jī)設(shè)計(jì),介紹了有限狀態(tài)機(jī)的建模原則,并通過(guò)一個(gè)可綜合的實(shí)例,驗(yàn)證了該方法設(shè)計(jì)的有限狀態(tài)機(jī)在面積和功耗上的優(yōu)勢(shì).
關(guān)鍵詞:有限狀態(tài)機(jī);Verilog HDL ;仿真;綜合;優(yōu)化設(shè)計(jì)
0 引言
數(shù)字集成電路已經(jīng)從電子管、晶體管、中小規(guī)模集成電路、超大規(guī)模集成電路逐步發(fā)展到今天的專用集成電路(ASIC) ,數(shù)字邏輯器件也從簡(jiǎn)單的邏輯門(mén)發(fā)展到了復(fù)雜的SOC(System On Chip 片上系統(tǒng)) ,數(shù)字系統(tǒng)的設(shè)計(jì)方法也隨之不斷演進(jìn),硬件描述語(yǔ)言( HDL , Hardware Description Lan2guage ) 便由此產(chǎn)生. Verilog HDL 是在1983 年由GDA(GateWay Design Automation) 公司的Phil Moorby首創(chuàng)的. 基于Verilog HDL 的優(yōu)越性, IEEE 于1995年制定了Verilog HDL 的IEEE 標(biāo)準(zhǔn),即Verilog HDL1364 - 1995[1 ] .Verilog HDL 作為硬件描述語(yǔ)言的一
種,用于數(shù)字電子系統(tǒng)設(shè)計(jì). 它允許設(shè)計(jì)者用它來(lái)進(jìn)行各種級(jí)別的邏輯設(shè)計(jì),進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證、時(shí)序分析、邏輯綜合.
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