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高速DSP數(shù)據(jù)采集的信號(hào)完整性問(wèn)題
（作者未知） 2009/5/15
（接上頁(yè)）Ｆlash、ＣＰＬＤ接口采用異步接口，速率可以通過(guò)可編程的等待周期和硬件應(yīng)答信號(hào)來(lái)實(shí)現(xiàn)，容易達(dá)到信號(hào)的完整性要求。
高速設(shè)計(jì)部分要求信號(hào)線盡量短，盡量靠近ＤＳＰ器件。但是，如果將ＤＳＰ的信號(hào)線直接接到所有的外設(shè)上，一方面ＤＳＰ的驅(qū)動(dòng)能力可能達(dá)不到要求，另一方面由于信號(hào)布線長(zhǎng)度的急劇增加，必然會(huì)帶來(lái)嚴(yán)重的信號(hào)完整性問(wèn)題。所以，在該系統(tǒng)中具體的處理辦法是，將高速器件與異步低速器件進(jìn)行隔離。在這里采用７４ＬＳ２４５實(shí)現(xiàn)數(shù)據(jù)隔離，利用準(zhǔn)確的選擇邏輯將不同類(lèi)型數(shù)據(jù)分開(kāi)。用７４ＬＳ２４４構(gòu)成地址隔離，同時(shí)還增加了ＤＳＰ的地址驅(qū)動(dòng)能力。這種解決方案可以縮短高速信號(hào)線的傳輸距離，以達(dá)到信號(hào)完整性的要求。
另外，解決好系統(tǒng)內(nèi)信號(hào)的阻抗匹配，防止信號(hào)的反射、串?dāng)_噪聲等問(wèn)題，這時(shí)ＤＳＰ系統(tǒng)正常工作的基本條件之一。ＤＳＰ電路傳輸阻抗應(yīng)與芯片Ｉ／Ｏ腳的輸出阻抗匹配。不匹配會(huì)引起信號(hào)反射，結(jié)果可能造成邏輯混亂。傳輸線越長(zhǎng)，影響越大。通常采樣串接電阻來(lái)改善傳輸線的阻抗匹配，信號(hào)引線長(zhǎng)度應(yīng)盡量小于１５cm。對(duì)于長(zhǎng)度超過(guò)１５cm的引線，在驅(qū)動(dòng)端（源端）和目的端應(yīng)串接３３Ω的匹配電路，避免由于信號(hào)反射引起干擾。在工程實(shí)踐中，我們還采用在接收端接一個(gè)上拉電阻，以改善系統(tǒng)的驅(qū)動(dòng)能力。這是考慮到芯片的高電平驅(qū)動(dòng)能力較差，通過(guò)外接電壓加以補(bǔ)償。
最后，解決ＤＳＰ系統(tǒng)的電源配置和電源裝置的傳導(dǎo)干擾。我們采用的ＡＤＳＰ２１１６１是ＡＤＳＤＰ ＳＨＡＲＣ系列ＤＳＰ處理器，對(duì)系統(tǒng)供電電源的要求都比較嚴(yán)格，電源的抖動(dòng)范圍不超過(guò)５％。芯片內(nèi)核電壓為2.5V，芯片Ｉ／Ｏ口部分采用3.3V供電，而片外的一些常規(guī)集成電路又采用５Ｖ供電。系統(tǒng)采用多種電壓供電無(wú)疑增加了各種電壓之間的串?dāng)_。其中，模擬電源ＡＶＤＤ為ＤＳＰ的時(shí)鐘產(chǎn)生器ＰＬＬ供電，要求比較穩(wěn)定的電源，紋波干擾比較小。因?yàn)�，我們采用磁珠和電容相結(jié)合的高質(zhì)量濾波網(wǎng)絡(luò)對(duì)電源ＡＶＤＤ濾波。這里的磁珠和電容對(duì)電源紋波有明顯的抑制使用。磁珠在某些高頻區(qū)域內(nèi)，其阻抗急劇上升，從而在特定的頻率區(qū)域可獲得較好的衰減效果，而對(duì)ＤＳＰ的信號(hào)傳輸不會(huì)產(chǎn)生影響。該濾波網(wǎng)絡(luò)應(yīng)盡量靠近芯片引腳。為了避免噪聲干擾，模擬地布線還要求盡可能粗。
結(jié)語(yǔ)
本文分析了高速電路設(shè)計(jì)中的信號(hào)完整性問(wèn)題，提出了保證信號(hào)完整性的一些措施，并結(jié)合一個(gè)ＤＳＰ數(shù)據(jù)采集系統(tǒng)，具體分析了實(shí)現(xiàn)信號(hào)完整性的方法。該系統(tǒng)現(xiàn)已調(diào)試通過(guò)。實(shí)踐證明，以上保證信號(hào)完整性的措施是必要而且正確的。
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