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VHDL的數(shù)控分頻器設(shè)計(jì)及應(yīng)用
（作者未知） 2010/6/21
摘要:數(shù)控分頻器的輸出信號(hào)頻率為輸入數(shù)據(jù)的函數(shù)。用傳統(tǒng)的方法設(shè)計(jì) ,其設(shè)計(jì)過程和電路都比較復(fù)雜 ,且設(shè)計(jì)成果的可修改性和可移植性都較差�；� VHDL 的數(shù)控分頻器設(shè)計(jì) ,整個(gè)過程簡(jiǎn)單、 快捷 ,極易修改 ,可移植性強(qiáng)。他可利用并行預(yù)置數(shù)的加法計(jì)數(shù)器和減法計(jì)數(shù)器實(shí)現(xiàn)。廣泛應(yīng)用于電子儀器、 樂器等數(shù)字電子系統(tǒng)中。
關(guān)鍵詞:數(shù)控分頻器;V HDL 設(shè)計(jì);計(jì)數(shù)器;信號(hào)
1 引言
數(shù)控分頻器的功能是在輸入端輸入不同數(shù)據(jù)時(shí),對(duì)輸入時(shí)鐘產(chǎn)生不同的分頻比,使輸出信號(hào)的頻率為輸入數(shù)據(jù)的函數(shù)。他可廣泛應(yīng)用于數(shù)字電子系統(tǒng)中。用傳統(tǒng)的設(shè)計(jì)方法設(shè)計(jì)數(shù)控分頻器時(shí),采用具有預(yù)置數(shù)據(jù)輸入端的通用計(jì)數(shù)器芯片,按設(shè)計(jì)要求完成設(shè)計(jì),其設(shè)計(jì)過程和電路都比較復(fù)雜,尤其是當(dāng)分頻系數(shù)比較大時(shí),需用多片集成計(jì)數(shù)器和設(shè)計(jì)更復(fù)雜的控制電路來實(shí)現(xiàn),且設(shè)計(jì)成果的可修改性和可移植性都較差。
基于 VHDL 的數(shù)控分頻器設(shè)計(jì),采用用軟件的方法設(shè)計(jì)硬件的 EDA (電子設(shè)計(jì)自動(dòng)化)技術(shù)。作為 EDA 技術(shù)重要組成部分的硬件描述語言,V HDL 是一種 IEEE工業(yè)標(biāo)準(zhǔn)的建模語言。由于 VHDL 具有很強(qiáng)的電路行為描述、 系統(tǒng)描述能力和層次化的程序結(jié)構(gòu),用他設(shè)計(jì)的數(shù)控分頻器作為一個(gè)模塊,可移植到很多數(shù)字電路系統(tǒng)中,且極易修改,只要修改程序中的某幾條語句,就可使最大分頻系數(shù)得到改變。整個(gè)設(shè)計(jì)過程簡(jiǎn)單、 快捷。另外由于VHDL 具有與硬件和設(shè)計(jì)平臺(tái)無關(guān)的特點(diǎn),設(shè)計(jì)結(jié)果可通過眾多 EDA 平臺(tái)下載到各種CPLD或 FPGA 可編程器件中,實(shí)現(xiàn)單片化的數(shù)字電路,使得工作穩(wěn)定、可靠。
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