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EDA實(shí)驗(yàn)講義
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資料類(lèi)別
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電子電工教案 |
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課程(專(zhuān)業(yè))
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EDA實(shí)驗(yàn) |
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關(guān)鍵詞
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EDA實(shí)驗(yàn)|CPLD設(shè)計(jì) |
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適用年級(jí)
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大學(xué) |
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身份要求
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普通會(huì)員 |
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金 幣
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1 （金幣如何獲得？） |
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文件格式
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Word |
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文件大小
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198K |
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發(fā)布時(shí)間
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2009-10-28 11:58:00 |
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預(yù)覽文件
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無(wú) |
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下載次數(shù)
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1 |
| 發(fā)布人 |
lcw |
內(nèi)容簡(jiǎn)介：
EDA實(shí)驗(yàn)講義
一、實(shí)驗(yàn)系統(tǒng)概述：
CPLD/FPGA芯片及其設(shè)計(jì)技術(shù)，由于其體積小、容量大、I/O口豐富、可靠性高、功耗小、開(kāi)發(fā)方便、價(jià)格低、風(fēng)險(xiǎn)小、周期短、節(jié)省物力，且芯片編程容易（在線(xiàn)可編程）等優(yōu)點(diǎn)而被數(shù)字電路設(shè)計(jì)界廣泛采用，現(xiàn)已成為設(shè)計(jì)界最流行的設(shè)計(jì)芯片之一。
本實(shí)驗(yàn)系統(tǒng)針對(duì)數(shù)字電路的設(shè)計(jì)及CPLD/FPGA技術(shù)有一總體上的概念。對(duì)于程度較高的同學(xué)，本系統(tǒng)極其豐富的功能單元和組成，搭接的靈活性，使他們能夠做出超出大綱要求的具有復(fù)雜性和創(chuàng)造性的綜合實(shí)驗(yàn)。同時(shí)該系統(tǒng)也是從事教學(xué)及科研的廣大教師和電子工程師的理想開(kāi)發(fā)工具。希望您能從中得到裨益，并提出寶貴的改進(jìn)意見(jiàn)。
二、CPLD設(shè)計(jì)過(guò)程框圖：
......
相關(guān)說(shuō)明：
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