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Verilog HDL實(shí)驗(yàn)指導(dǎo)書(shū)
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資料類別
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電子電工教案 |
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課程(專業(yè))
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Verilog HDL |
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關(guān)鍵詞
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Verilog HDL|實(shí)驗(yàn)指導(dǎo)書(shū) |
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適用年級(jí)
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大學(xué) |
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身份要求
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普通會(huì)員 |
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金 幣
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15 �。�金幣如何獲得？） |
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文件格式
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word |
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文件大小
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101K |
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發(fā)布時(shí)間
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2008-12-10 23:18:00 |
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預(yù)覽文件
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無(wú) |
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下載次數(shù)
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3 |
| 發(fā)布人 |
kj008 |
內(nèi)容簡(jiǎn)介：
Verilog HDL實(shí)驗(yàn)指導(dǎo)書(shū)
實(shí)驗(yàn)一．簡(jiǎn)單的組合邏輯設(shè)計(jì)
實(shí)驗(yàn)二. 簡(jiǎn)單時(shí)序邏輯電路的設(shè)計(jì)
實(shí)驗(yàn)三. 利用條件語(yǔ)句實(shí)現(xiàn)較復(fù)雜的時(shí)序邏輯電路
實(shí)驗(yàn)四. 設(shè)計(jì)時(shí)序邏輯時(shí)采用阻塞賦值與非阻塞賦值的區(qū)別
實(shí)驗(yàn)五. 用always塊實(shí)現(xiàn)較復(fù)雜的組合邏輯電路
實(shí)驗(yàn)六. 在Verilog HDL中使用函數(shù)
實(shí)驗(yàn)七. 在Verilog HDL中使用任務(wù)（task）
實(shí)驗(yàn)八. 利用有限狀態(tài)機(jī)進(jìn)行復(fù)雜時(shí)序邏輯的設(shè)計(jì)
實(shí)驗(yàn)九. 利用狀態(tài)機(jī)的嵌套實(shí)現(xiàn)層次結(jié)構(gòu)化設(shè)計(jì)
實(shí)驗(yàn)十. 通過(guò)模塊之間的調(diào)用實(shí)現(xiàn)自頂向下的設(shè)計(jì)
相關(guān)說(shuō)明：
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