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三人表決器的設(shè)計(jì)
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資料類(lèi)別
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電子電工畢業(yè)論文（設(shè)計(jì)） |
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課程(專(zhuān)業(yè))
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自動(dòng)化 |
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關(guān)鍵詞
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Verilog語(yǔ)言|真值表 |
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適用年級(jí)
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大學(xué) |
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身份要求
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普通會(huì)員 |
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金 幣
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50 �。�金幣如何獲得？） |
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文件格式
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word |
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文件大小
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54K |
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發(fā)布時(shí)間
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2010-04-25 18:13:00 |
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預(yù)覽文件
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無(wú) |
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下載次數(shù)
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2 |
| 發(fā)布人 |
zx1988zx12 |
內(nèi)容簡(jiǎn)介：
課程設(shè)計(jì) 三人表決器的設(shè)計(jì)（共16頁(yè)，6357字）
摘 要
本次能力拓展訓(xùn)練是作出一個(gè)三人表決器，要求能實(shí)現(xiàn)三人表決器的基本功能，意義在于熟悉EDA的相關(guān)技術(shù)與方法，掌握VHDL或者Verilog語(yǔ)言，并使用其中一種語(yǔ)言編寫(xiě)程序，了解三人表決器的工作原理，設(shè)計(jì)出三人表決器。首先根據(jù)三人表決器的功能寫(xiě)出真值表，得出輸出的表達(dá)式，然后根據(jù)VHDL語(yǔ)言的知識(shí)繪出程序框圖，據(jù)此編寫(xiě)出了三人表決器的VHDL程序，并對(duì)程序進(jìn)行了詳細(xì)解釋?zhuān)缓髮⒊绦蜉斎隥uartus II軟件9.0中經(jīng)編譯和仿真得到輸出結(jié)果的波形圖。最后對(duì)仿真結(jié)果進(jìn)行分析和總結(jié)。
關(guān)鍵詞：三人表決器 VHDL和Verilog語(yǔ)言 真值表 Quartus II軟件9.0
目 錄
1設(shè)計(jì)內(nèi)容與要求 1
1.1設(shè)計(jì)內(nèi)容 1
1.2設(shè)計(jì)要求 1
2簡(jiǎn)介VHDL和Verilog語(yǔ)言 1
3設(shè)計(jì)過(guò)程 3
3.1設(shè)計(jì)原理 3
3.2程序設(shè)計(jì)框圖 4
3.3三人表決器ＶＨＤＬ程序 5
4程序仿真 7
4.1 Quartus軟件簡(jiǎn)介 7
4.2仿真過(guò)程 8
4.3仿真結(jié)果分析和總結(jié) 9
5心得體會(huì) 11
參考文獻(xiàn) 12
相關(guān)說(shuō)明：
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