|
基于CPLD的信號(hào)發(fā)生器的設(shè)計(jì)
|
|
資料類別
|
電子電工畢業(yè)論文（設(shè)計(jì)） |
|
|
課程(專業(yè))
|
通信工程 |
|
關(guān)鍵詞
|
信號(hào)發(fā)生器|直接數(shù)字頻率合成 |
|
適用年級(jí)
|
大學(xué) |
|
身份要求
|
普通會(huì)員 |
|
金 幣
|
70 �。�金幣如何獲得？） |
|
文件格式
|
Word |
|
文件大小
|
1694K |
|
發(fā)布時(shí)間
|
2010-06-03 14:52:00 |
|
預(yù)覽文件
|
無(wú) |
|
下載次數(shù)
|
1 |
| 發(fā)布人 |
lj |
內(nèi)容簡(jiǎn)介：
畢業(yè)設(shè)計(jì) 基于CPLD的信號(hào)發(fā)生器的設(shè)計(jì)，共40頁(yè)，22570字
摘要
信號(hào)發(fā)生器已成為現(xiàn)代測(cè)試領(lǐng)域應(yīng)用最為廣泛的通用儀器之一，代表了信號(hào)源的發(fā)展方向。直接數(shù)字頻率合成(DDS)是二十世紀(jì)七十年代初提出的一種全數(shù)字的頻率合成技術(shù)，其查表合成波形的方法可以滿足產(chǎn)生任意波形的要求。由于CPLD具有高集成度、高速度、可實(shí)現(xiàn)大容量存儲(chǔ)器功能的特性，能有效地實(shí)現(xiàn)DDS技術(shù)，極大的提高函數(shù)發(fā)生器的性能，降低生產(chǎn)成本。
本文首先介紹了信號(hào)發(fā)生器的研究背景和DDS的理論。然后詳盡地?cái)⑹隽擞肅PLD完成DDS模塊的設(shè)計(jì)過(guò)程，接著分析了整個(gè)設(shè)計(jì)中應(yīng)處理的問(wèn)題，根據(jù)設(shè)計(jì)原理就功能上進(jìn)行了劃分，將整個(gè)儀器功能劃分為控制模塊、外圍硬件、CPLD器件三個(gè)部分來(lái)實(shí)現(xiàn)。最后就這三個(gè)部分分別詳細(xì)地進(jìn)行了闡述。
在實(shí)現(xiàn)過(guò)程中，本設(shè)計(jì)選用了Altera公司的EPM3128 芯片作為產(chǎn)生波形數(shù)據(jù)的主芯片，充分利用了該芯片的超大集成性和快速性。在控制芯片上選用了三星公司的上S3C2440作為控制芯片。本設(shè)計(jì)中CPLD芯片的設(shè)計(jì)和與控制芯片的接口設(shè)計(jì)是一個(gè)難點(diǎn)，本文利用A1tera的設(shè)計(jì)工具Quartus II并結(jié)合Verilog-HDL語(yǔ)言，采用硬件編程的方法很好地解決了這一問(wèn)題。論文最后給出了系統(tǒng)的測(cè)量結(jié)果，并對(duì)誤差進(jìn)行了一定分析，結(jié)果表明，可輸出步進(jìn)為0．01Hz，頻率范圍0.01Hz-20MHz的正弦波、三角波、鋸齒波、方波，或0．01Hz-20KHz的任意波。通過(guò)實(shí)驗(yàn)結(jié)果表明，本設(shè)計(jì)達(dá)到了預(yù)定的要求，并證明了采用軟硬件結(jié)合，利用CPLD技術(shù)實(shí)現(xiàn)信號(hào)發(fā)生器的方法是可行的。
關(guān)鍵詞：信號(hào)發(fā)生器，直接數(shù)字頻率合成，復(fù)雜可編程邏輯器件
目錄
目錄……………………………………………………………………………………1
第一章 緒論…………………………………………………………………………2
第一節(jié) 論文的研究背景和立題意義…………………………………………3
第二節(jié) 信號(hào)發(fā)生器的現(xiàn)狀……………………………………………………4
第三節(jié) 信號(hào)發(fā)生器的幾種實(shí)現(xiàn)方式…………………………………………5
一、程序控制輸出方式……………………………………………………6
二、DMA輸出方式…………………………………………………………7
三、可變時(shí)鐘計(jì)數(shù)器尋址方式……………………………………………8
四、直接數(shù)字頻率合成方式………………………………………………9
第二章 直接數(shù)字頻率合成器的原理及應(yīng)用………………………………………10
第一節(jié) 直接數(shù)字頻率合成（DDS）簡(jiǎn)介.………………………………………11
一、頻率合成技術(shù)概述……………………………………………………12
二、頻率合成器主要指標(biāo)…………………………………………………13
第二節(jié)DDS原理………………………………………………………………14
第三章 基于CPLD的DDS模塊的實(shí)現(xiàn)………..……………………………………15
第一節(jié) 復(fù)雜可編程邏輯器件（CPLD）簡(jiǎn)介……………………………………16
第二節(jié) Quartus Ⅱ5.0開(kāi)發(fā)基本步驟………………………………………17
第三節(jié) 信號(hào)發(fā)生器的CPLD實(shí)現(xiàn)……………………………………………18
一、CPLD設(shè)計(jì)流程…………………………………………………………19
二、CPLD設(shè)計(jì)模塊劃分..…………………………………………………20
三、時(shí)鐘模塊………………………………………………………………21
四、48位寄存器設(shè)計(jì)………………………………………………………22
五、地址發(fā)聲器設(shè)計(jì)………………………………………………………23
六、波形數(shù)據(jù)存儲(chǔ)器的設(shè)計(jì)………………………………………………24
七、任意波形模塊設(shè)計(jì)……………………………………………………25
八、CPLD實(shí)現(xiàn)串口設(shè)計(jì)……………………………………………………26
第四章 系統(tǒng)硬件設(shè)計(jì)………………………………………………………………27
第一節(jié) 系統(tǒng)硬件總體框圖……………………………………………………28
第二節(jié) 控制模塊設(shè)計(jì)…………………………………………………………29
一、ARM芯片S3C2440的特點(diǎn)………………………………………………30
二、主控制模塊……………………………………………………………31
三、鍵盤電路………………………………………………………………32
四、顯示電路………………………………………………………………33
五、SDRAM連接電路………………………………………………………34
六、FLASH連接電路………………………………………………………35
第三節(jié) 模數(shù)轉(zhuǎn)換電路DAC的設(shè)計(jì)……………………………………………36
第四節(jié) 濾波電路模塊的設(shè)計(jì)…………………………………………………37
第五章 系統(tǒng)軟件設(shè)計(jì)………………………………………………………………38
第一節(jié) 嵌入式LINUX操作系統(tǒng)………………………………………………39
一、系統(tǒng)bootload…………………………………………………………40
二、系統(tǒng)內(nèi)核………………………………………………………………41
三、文件系統(tǒng)………………………………………………………………42
第二節(jié) 系統(tǒng)驅(qū)動(dòng)程序…………………………………………………………43
第三節(jié) 界面應(yīng)用程序…………………………………………………………44
第六章 總結(jié)與展望…………………………………………………………………45
參考文獻(xiàn)……………………………………………………………………………46
致謝…………………………………………………………………………………47
相關(guān)說(shuō)明：
1. 如您下載的資料不止一份，建議您注冊(cè)成為本站會(huì)員。會(huì)員請(qǐng)登錄后下載。
2. 會(huì)員購(gòu)買金幣50元以下，0.7元/個(gè)，50元以上，0.5元/個(gè)。具體請(qǐng)看：下載與付款。
3. 會(huì)員48小時(shí)內(nèi)下載同一文件，不重復(fù)扣金幣。
4. 下載后請(qǐng)用WinRAR或 WinZIP解壓縮后使用。
5. 如仍有其他下載問(wèn)題，請(qǐng)看常見(jiàn)問(wèn)題解答。
下載地址：
|
|
| 相關(guān)畢業(yè)論文（設(shè)計(jì)） |
|
|
| 推薦畢業(yè)論文（設(shè)計(jì)） |
|
|
|
|
|