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基于Verilog的串并轉(zhuǎn)換電路設(shè)計(jì)及控制
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資料類別
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電子電工畢業(yè)論文（設(shè)計(jì)） |
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課程(專業(yè))
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物理電子學(xué) |
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關(guān)鍵詞
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串并轉(zhuǎn)換|硬件描述語(yǔ)言 |
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適用年級(jí)
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大學(xué) |
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身份要求
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普通會(huì)員 |
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金 幣
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70 �。�金幣如何獲得？） |
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文件格式
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Word |
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文件大小
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771K |
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發(fā)布時(shí)間
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2010-06-08 22:36:00 |
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1 |
| 發(fā)布人 |
lj |
內(nèi)容簡(jiǎn)介：
畢業(yè)設(shè)計(jì) 基于Verilog的串并轉(zhuǎn)換電路設(shè)計(jì)及控制，共41頁(yè)，22579字
摘要
串并轉(zhuǎn)換電路是串行通信系統(tǒng)中重要的組成部分。在FPGA平臺(tái)上實(shí)現(xiàn)滿足特定數(shù)據(jù)格式及時(shí)鐘要求的串并轉(zhuǎn)換電路，也已成為考查設(shè)計(jì)人員對(duì)數(shù)字電路理解的主要設(shè)計(jì)之一。Verilog描述語(yǔ)言具有良好的可移植性和通用性，其設(shè)計(jì)的實(shí)現(xiàn)與芯片的工藝無(wú)關(guān)。在目前的專用集成電路和FPGA設(shè)計(jì)中，使用VerilogHDL進(jìn)行設(shè)計(jì)的描述 ，已成為主流的設(shè)計(jì)方法。
本文基于VerilogHDL完成串并轉(zhuǎn)換電路的設(shè)計(jì)。對(duì)通用串并轉(zhuǎn)換單元進(jìn)行了分析與VerilogHDL實(shí)現(xiàn)，進(jìn)而給出了滿足異步串行協(xié)議的串并轉(zhuǎn)換模塊的設(shè)計(jì)。設(shè)計(jì)采用自頂向下的設(shè)計(jì)方法，對(duì)于復(fù)雜的串并轉(zhuǎn)換的實(shí)現(xiàn)使用有限狀態(tài)機(jī)設(shè)計(jì)。本文設(shè)計(jì)的串并轉(zhuǎn)換模塊，可正確接收和發(fā)送異步串行數(shù)據(jù)格式，其性能滿足串行通信的要求，可以集成于專用通信芯片中實(shí)現(xiàn)其功能。
文中設(shè)計(jì)在FPGA開(kāi)發(fā)環(huán)境中進(jìn)行，所選軟件為Altera公司QuartusⅡ7.2。設(shè)計(jì)仿真調(diào)用第三方工具M(jìn)odelSim實(shí)現(xiàn)，對(duì)所有設(shè)計(jì)給出仿真結(jié)果。最后使用QuartusⅡ7.2完成設(shè)計(jì)的綜合優(yōu)化。
關(guān)鍵詞：串并轉(zhuǎn)換，硬件描述語(yǔ)言，異步串行協(xié)議
目錄
第一章 緒論 1
1.1 EDA技術(shù)的發(fā)展 1
1.2 串并轉(zhuǎn)換電路在串行接口中的應(yīng)用 1
1.3 硬件描述語(yǔ)言概述 2
1.3.1 硬件語(yǔ)言的發(fā)展趨勢(shì) 2
1.3.2 VerilogHDL設(shè)計(jì)方法 3
1.3.3 Verilog語(yǔ)言的優(yōu)點(diǎn) 3
1.4論文主要研究?jī)?nèi)容 4
第二章 串行通信協(xié)議和串/并轉(zhuǎn)換電路的實(shí)現(xiàn) 5
2.1串行通信的基本概念 5
2.1.1 數(shù)據(jù)的傳送方向 5
2.1.2 串行異步通信 5
2.2串行通信接口標(biāo)準(zhǔn) 8
2.2.1 信號(hào)定義 8
2.2.2 電氣特性 9
2.2.3通信方式 9
2.3 串并轉(zhuǎn)換電路的實(shí)現(xiàn) 10
2.3.1串并轉(zhuǎn)換電路結(jié)構(gòu) 10
2.3.2 移位寄存器型串并轉(zhuǎn)換電路 11
第三章 通用異步接收發(fā)器核心模塊的設(shè)計(jì) 14
3.1 FPGA設(shè)計(jì)方法 14
3.1.1 FPGA 器件簡(jiǎn)介 14
3.1.2 FPGA設(shè)計(jì)流程 15
3.2 UART串并轉(zhuǎn)換模塊設(shè)計(jì)原理 17
3.2.1 設(shè)計(jì)分析 18
3.2.2波特率發(fā)生器設(shè)計(jì) 18
3.2.3 接收模塊設(shè)計(jì) 19
3.2.4 發(fā)送模塊設(shè)計(jì) 21
第四章 設(shè)計(jì)的仿真和綜合優(yōu)化 24
§4.1可綜合Verilog代碼的編寫(xiě) 24
§4.2仿真與綜合優(yōu)化 26
4.2.1 測(cè)試文件的編寫(xiě) 26
4.2.2 仿真環(huán)境說(shuō)明 27
4.2.3波特率發(fā)生器仿真 28
4.2.4發(fā)送模塊的仿真 28
4.2.5接收模塊仿真 29
4.2.6 UART頂層模塊仿真 30
4.3 綜合優(yōu)化 31
4.3.1 FPGA器件的選擇 31
4.3.2 QuartusⅡ軟件下的綜合優(yōu)化 31
第五章 結(jié)束語(yǔ) 34
參考文獻(xiàn) 35
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