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用verilog語言模擬隨機(jī)存儲(chǔ)器的工作過程
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資料類別
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電子電工畢業(yè)論文（設(shè)計(jì)） |
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課程(專業(yè))
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數(shù)字邏輯電路 |
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關(guān)鍵詞
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verilog語言|隨機(jī)存儲(chǔ)器 |
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適用年級(jí)
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大學(xué) |
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身份要求
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普通會(huì)員 |
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金 幣
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60 �。�金幣如何獲得？） |
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文件格式
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word |
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文件大小
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270K |
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發(fā)布時(shí)間
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2007-05-30 21:30:00 |
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預(yù)覽文件
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無 |
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下載次數(shù)
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4 |
| 發(fā)布人 |
kj008 |
內(nèi)容簡介：
畢業(yè)論文 用verilog語言模擬隨機(jī)存儲(chǔ)器的工作過程，共30頁，13788字
摘要
Verilog是一種用于數(shù)字邏輯電路設(shè)計(jì)的語言。它既是一種行為描述語言，也是一種結(jié)構(gòu)描述語言。也就是說，既可以用電路的功能描述也可用元器件和它們之間的連接來建立所設(shè)計(jì)電路的verilog模型。本次設(shè)計(jì)就是以 verilog語言為設(shè)計(jì)工具，它是在現(xiàn)場可編程門陣列（FPGA）上實(shí)現(xiàn)的。軟件環(huán)境是xilinx的ISE8連接modisim.
本文主要是對(duì)可編程邏輯器件—隨機(jī)存儲(chǔ)器的應(yīng)用探討與實(shí)踐,主要講了與畢設(shè)有關(guān)的verilog語言，ISE開發(fā)環(huán)境及隨機(jī)存儲(chǔ)器程序在ISE上的模擬過程。
主要工作有：
1.熟悉隨機(jī)存儲(chǔ)器的工作過程及其構(gòu)造；
2.用verilog語言編寫模擬程序。
3.在ISE上對(duì)程序進(jìn)行編譯模擬結(jié)果
關(guān)鍵詞:verilog,現(xiàn)場可編程門陣列,隨機(jī)存儲(chǔ)器
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