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基于FPGA/CPLD多功能電子鐘的設(shè)計(jì)
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資料類別
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電子電工畢業(yè)論文（設(shè)計(jì)） |
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課程(專業(yè))
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EDA技術(shù) |
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關(guān)鍵詞
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數(shù)字鐘|FPGA |
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適用年級(jí)
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大學(xué) |
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身份要求
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普通會(huì)員 |
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金 幣
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40 �。�金幣如何獲得？） |
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文件格式
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word |
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文件大小
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98K |
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發(fā)布時(shí)間
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2011-05-16 19:38:00 |
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預(yù)覽文件
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無(wú) |
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下載次數(shù)
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1 |
| 發(fā)布人 |
kj008 |
內(nèi)容簡(jiǎn)介：
課程設(shè)計(jì) 基于FPGA/CPLD多功能電子鐘的設(shè)計(jì)，正文共12頁(yè)，3251字。
摘要：EDA技術(shù)在電子系統(tǒng)設(shè)計(jì)領(lǐng)域越來(lái)越普及，本設(shè)計(jì)主要利用VHDL和C語(yǔ)言在FPGA實(shí)驗(yàn)板上設(shè)計(jì)一個(gè)電子數(shù)字鐘，它的計(jì)時(shí)周期為24小時(shí)，顯示滿刻度為23時(shí)59分59秒、。總的程序由幾個(gè)各具不同功能的單元模塊程序拼接而成，其中包括分頻程序模塊、時(shí)分秒計(jì)數(shù)模塊、處理器及外設(shè)模塊，并且使用QuartusII運(yùn)用VHDL語(yǔ)言對(duì)分頻和計(jì)數(shù)兩個(gè)模塊進(jìn)行硬件電路設(shè)計(jì)和電路波形仿真，運(yùn)用sopc技術(shù)嵌入內(nèi)核并創(chuàng)建了系統(tǒng)所需的外部設(shè)備FLASH和SRAM軟件通過(guò)使用NiosII運(yùn)用C語(yǔ)言進(jìn)行編程然后下載到硬件電路中,并在FPGA實(shí)驗(yàn)板上進(jìn)行調(diào)試和驗(yàn)證。該設(shè)計(jì)采用自頂向下、混合輸入方式（原理圖輸入—頂層文件連接和VHDL語(yǔ)言輸入—各模塊程序設(shè)計(jì)）實(shí)現(xiàn)數(shù)字鐘的設(shè)計(jì)、下載和調(diào)試。
關(guān)鍵詞：數(shù)字鐘；FPGA；VHDL語(yǔ)言；C語(yǔ)言；SOPC技術(shù)；
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