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基于FPGA/CPLD多功能電子鐘的設(shè)計(jì)
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資料類別
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電子電工畢業(yè)論文（設(shè)計(jì)） |
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課程(專業(yè))
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EDA技術(shù) |
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關(guān)鍵詞
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數(shù)字電子鐘|可編程器件 |
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適用年級
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大學(xué) |
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身份要求
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普通會(huì)員 |
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金 幣
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40 （金幣如何獲得？） |
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文件格式
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word |
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文件大小
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229K |
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發(fā)布時(shí)間
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2011-05-16 19:41:00 |
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預(yù)覽文件
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無 |
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下載次數(shù)
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3 |
| 發(fā)布人 |
kj008 |
內(nèi)容簡介：
課程設(shè)計(jì) 基于FPGA/CPLD多功能電子鐘的設(shè)計(jì)，正文共15頁，3580字。
摘要：
本次課程設(shè)計(jì)通過可編程器件CPLD實(shí)現(xiàn)數(shù)字電子鐘 ，主要利用VHDL語言和圖形法在Max+plusII軟件中完成電子鐘主要單元的設(shè)計(jì)和調(diào)試，電子鐘的計(jì)數(shù)單元通過計(jì)數(shù)器實(shí)現(xiàn)，報(bào)時(shí)和鬧鈴單元通過比較器實(shí)現(xiàn)。利用可編程器件設(shè)計(jì)電子系統(tǒng)相對傳統(tǒng)的設(shè)計(jì)方式而言，設(shè)計(jì)、調(diào)試都更加容易，尤其是大中規(guī)模電子系統(tǒng)的設(shè)計(jì)。
關(guān)鍵詞：
數(shù)字電子鐘 可編程器件 VHDL CPLD
1 方案論證與比較 3
2 系統(tǒng)設(shè)計(jì) 3
2.1 總體設(shè)計(jì) 3
2.2 單元電路設(shè)計(jì) 3
2.2.1 分頻單元 3
2.2.2 計(jì)時(shí)、報(bào)時(shí)單元 3
2.2.3 鬧鈴單元 4
2.2.4 LED顯示選擇單元.....................4
3 軟件設(shè)計(jì) 4
3.1 分頻單元.. 4
3.2 計(jì)時(shí)、報(bào)時(shí)單元 5
3.3 鬧鈴單元 7
3.4 LED顯示選擇單元 7
4 系統(tǒng)測試 8
4.1 分頻單元 8
4.1.1 FDC1(產(chǎn)生1Hz標(biāo)準(zhǔn)秒信號(hào)）................8
4.1.2 FDC512(產(chǎn)生512Hz信號(hào))....................8
4.2 計(jì)時(shí)、報(bào)時(shí)單元...................8
4.2.1 時(shí)、分、秒的仿真波形 8
4.2.2 整點(diǎn)報(bào)時(shí)的仿真波形 ..............................9
4.3 鬧鐘單元 9
4.4 總體測試 9
5 結(jié)論 10
參考文獻(xiàn)： 10
附錄： 10
附1：元器件明細(xì)表： 10
附2：儀器設(shè)備清單 10
附3：電路圖 11
附4：其余模塊的VHDL程序及功能簡介 12
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