|
交錯卷積碼編譯碼器設(shè)計
|
|
資料類別
|
電子電工畢業(yè)論文（設(shè)計） |
|
|
課程(專業(yè))
|
電子技術(shù) |
|
關(guān)鍵詞
|
交錯卷積碼|編譯碼器 |
|
適用年級
|
大學(xué) |
|
身份要求
|
普通會員 |
|
金 幣
|
60 �。�金幣如何獲得？） |
|
文件格式
|
word |
|
文件大小
|
203K |
|
發(fā)布時間
|
2011-12-09 16:59:00 |
|
預(yù)覽文件
|
無 |
|
下載次數(shù)
|
2 |
| 發(fā)布人 |
kj008 |
內(nèi)容簡介：
畢業(yè)論文 交錯卷積碼編譯碼器設(shè)計，說明書共36頁，19891字
摘 要
本文主要研究了時序交錯技術(shù)和采用時序交錯技術(shù)的交錯卷積碼編譯碼方法，以及用可編程邏輯器件實現(xiàn)了交錯卷積碼的編譯碼器。
首先，重點研究了交錯技術(shù)，引入了時序時序交錯技術(shù)這一概念，其核心內(nèi)容是按列輸入、按行編碼、按列輸出。時序交錯技術(shù)的優(yōu)點是占用空間少、計算量小、編譯碼時延短。
最后，用可編程邏輯器件實現(xiàn)了交錯方式為時序交錯、內(nèi)碼為（2，1，1）系統(tǒng)卷積碼、交錯度為8的交錯卷積碼的編譯碼器的時序邏輯電路。
最后應(yīng)用MAX+PLUSⅡ軟件的仿真器對交錯卷積碼編譯碼器進行模擬仿真。
關(guān)鍵詞：時序交錯、卷積碼、可編成邏輯器件
目 錄
1 緒論 1
1.1本課題研究的背景和意義 1
1.2 課題發(fā)展現(xiàn)狀 1
1.3 設(shè)計任務(wù)及章節(jié)安排 3
2 信道編碼技術(shù) 4
2.1 差錯控制及糾錯編碼方式簡介 4
2.1.1 差錯控制基本方式 4
2.1.2 差錯控制編碼分類 6
2.1.3 糾錯編碼方式介紹 7
2.2 交錯技術(shù)及卷積碼的研究 9
2.2.1 交錯技術(shù)（交織技術(shù)） 9
2.2.2 卷積碼 10
2.3 本章小節(jié) 11
3 可編程邏輯器件研究 12
3.1 可編程邏輯器件概述 12
3.2 FPGA/CPLD特點 13
3.3 FPGA結(jié)構(gòu) 14
3.3.1 基于乘積項的PLD結(jié)構(gòu) 14
3.3.2 基于查找表的PLD結(jié)構(gòu) 18
3.4 FLEX系列器件 15
3.4.1 FLEX10K系列器件的特點 16
3.4.2 利用MAX+PLUSⅡ設(shè)計的一般步驟 17
3.5 VHDL語言介紹 18
3.6 本章小節(jié) 19
4 卷積碼的FPGA實現(xiàn) 20
4.1 理論與原理 20
4..1.1 時序交錯技術(shù) 20
4.1.2 交錯卷積碼的構(gòu)建 21
4.2 總體思路 22
4.3 交錯卷積碼的底層設(shè)計 22
4.3.1 （2,1,1）系統(tǒng)卷積碼的編譯碼器 23
4.3.2 (2,1,1)系統(tǒng)卷積碼的編譯碼器的時序仿真 25
4.3.3 頂層設(shè)計 27
5 全文總結(jié) 21
參考文獻 32
致謝 34
相關(guān)說明：
1. 如您下載的資料不止一份，建議您注冊成為本站會員。會員請登錄后下載。
2. 會員購買金幣50元以下，0.7元/個，50元以上，0.5元/個。具體請看：下載與付款。
3. 會員48小時內(nèi)下載同一文件，不重復(fù)扣金幣。
4. 下載后請用WinRAR或 WinZIP解壓縮后使用。
5. 如仍有其他下載問題，請看常見問題解答。
下載地址：
|
|
| 相關(guān)畢業(yè)論文（設(shè)計） |
|
|
| 推薦畢業(yè)論文（設(shè)計） |
|
|
|
|
|