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基于FPGA的數(shù)字鬧鐘的設(shè)計(jì)
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資料類別
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電子電工畢業(yè)論文（設(shè)計(jì)） |
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課程(專業(yè))
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通信工程 |
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關(guān)鍵詞
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鬧鐘|FPGA|VHDL|仿真|鬧鐘設(shè)計(jì) |
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適用年級(jí)
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本科 |
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身份要求
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普通會(huì)員 |
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金 幣
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100 �。�金幣如何獲得？） |
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文件格式
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word |
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文件大小
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2543K |
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發(fā)布時(shí)間
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2012-06-05 14:58:00 |
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預(yù)覽文件
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0932884.jpg（只能預(yù)覽部分內(nèi)容） |
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下載次數(shù)
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3 |
| 發(fā)布人 |
lpf2176 |
內(nèi)容簡(jiǎn)介：
本科畢業(yè)設(shè)計(jì) 基于FPGA的數(shù)字鬧鐘的設(shè)計(jì)
鬧鐘|FPGA|VHDL|仿真|鬧鐘設(shè)計(jì)
文件格式：word
一套完整的畢業(yè)設(shè)計(jì)，包括任務(wù)書、開(kāi)題報(bào)告、論文正文、外文翻譯。
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論文正文共23頁(yè)。共10804個(gè)字符數(shù)（不計(jì)空格）。整套壓縮包大小：2.48MB。
外文翻譯 FPGA （FAPG）。
摘要
隨著EDA技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴(kuò)大與深入，EDA技術(shù)在電子信息、通信、自動(dòng)控制及計(jì)算機(jī)應(yīng)用領(lǐng)域的重要性日益突出。EDA技術(shù)就是依賴功能大的計(jì)算機(jī)，在EDA工具軟件平臺(tái)上，對(duì)以硬件描述語(yǔ)言VHDL為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯優(yōu)化和仿真測(cè)試，直至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。本文介紹了基于VHDL硬件描述語(yǔ)言設(shè)計(jì)的多功能數(shù)字鬧鐘的思路和技巧。在Quartus 11開(kāi)發(fā)環(huán)境中編譯和仿真了所設(shè)計(jì)的程序，并逐一調(diào)試驗(yàn)證程序的運(yùn)行狀況。仿真和驗(yàn)證的結(jié)果表明，該設(shè)計(jì)方法切實(shí)可行，該數(shù)字鬧鐘可以實(shí)現(xiàn)調(diào)時(shí)定時(shí)鬧鐘播放音樂(lè)功能具有一定的實(shí)際應(yīng)用性。
關(guān)鍵詞：鬧鐘；FPGA；VHDL
The design of digital alarm clock Based on FPGA
Abstract： With the EDA technology development and expansion of application fields, and in-depth, EDA technology in the electronic information, communication, automatic control and computer applications of growing importance. EDA technology is dependent on a powerful computer, the software platform in the EDA tools for the hardware description language VHDL description for the system logic means completed design documents, automatically complete the test logic optimization and simulation, electronic circuit set up to achieve the system functionality. This article describes the VHDL hardware description language based on multi-function digital alarm clock design ideas and techniques. In the Quartus II compiler and development environment designed to simulate the process, and one by one to debug verification process operating conditions. Simulation and verification results show that the design method is feasible, digital alarm clock can adjust the time when the alarm clock to play music with some practical application.
Key words：alarm clock；FPGA；VHDL
目錄
摘要 I
Abstract II
第一章 緒論 1
1.1選題的依據(jù)及意義 1
1.2 國(guó)內(nèi)外研究現(xiàn)狀及發(fā)展趨勢(shì) 1
1.3 本課題研究?jī)?nèi)容 2
第二章 數(shù)字鐘的系統(tǒng)分析與設(shè)計(jì) 3
2.1 設(shè)計(jì)要求 3
2.2 整體方案設(shè)計(jì) 3
2.3 各子模塊設(shè)計(jì) 4
第三章 軟件設(shè)計(jì) 6
3.1 主程序流程圖 6
3.2 分頻模塊程序設(shè)計(jì) 6
3.3 顯示模塊程序設(shè)計(jì) 8
3.4 數(shù)字鬧鐘控制模塊程序設(shè)計(jì) 9
3.5 數(shù)據(jù)轉(zhuǎn)換模塊程序設(shè)計(jì) 11
3.6 數(shù)字鐘頂層文件設(shè)計(jì) 12
第四章 系統(tǒng)調(diào)試與仿真 14
4.1 系統(tǒng)仿真簡(jiǎn)述 14
4.2 時(shí)序仿真 14
4.3 開(kāi)發(fā)板仿真 15
4.4 仿真結(jié)論 17
結(jié) 論 18
參考文獻(xiàn) 19
致 謝 20
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