|
基于VHDL的循環(huán)碼編譯碼器的設(shè)計
|
|
資料類別
|
電子電工畢業(yè)論文（設(shè)計） |
|
|
課程(專業(yè))
|
通信工程 |
|
關(guān)鍵詞
|
VHDL|BCH碼 |
|
適用年級
|
大學(xué) |
|
身份要求
|
普通會員 |
|
金 幣
|
50 �。�金幣如何獲得？） |
|
文件格式
|
word |
|
文件大小
|
365K |
|
發(fā)布時間
|
2012-09-28 18:43:00 |
|
預(yù)覽文件
|
無 |
|
下載次數(shù)
|
2 |
| 發(fā)布人 |
kj008 |
內(nèi)容簡介：
畢業(yè)設(shè)計 基于VHDL的循環(huán)碼編譯碼器的設(shè)計，說明書共52頁，15564字。
摘要
在本次設(shè)計中，使用Quartus II 7.0為系統(tǒng)開發(fā)平臺，硬件描述語言VHDL為主要設(shè)計手段，以可編程邏輯器件為實現(xiàn)載體，設(shè)計方案中，從循環(huán)碼編譯碼的原理出發(fā)，論證了BCH碼編譯碼系統(tǒng)的設(shè)計方案，并利用VHDL語言加以實現(xiàn)。所設(shè)計的系統(tǒng)可以完成BCH碼編碼以及兩位錯碼的糾錯譯碼。依據(jù)設(shè)計方案和設(shè)計平臺完成了程序編寫和程序調(diào)試，通過運行程序及時序波形的仿真有效驗證了設(shè)計的正確性，初步實現(xiàn)了設(shè)計目標(biāo)。
關(guān)鍵詞 VHDL BCH碼 編碼器 譯碼器
目 錄
摘 要 I
第1章 緒論 1
1.1 設(shè)計目的和要求 1
1.2 背景及國內(nèi)外研究概況 1
1.3 本次設(shè)計完成的主要工作 2
第2章 EDA技術(shù) 3
2.1 EDA概述 3
2.2 VHDL語言介紹 3
2.3 VHDL語言的特點 4
2.4 可編程邏輯器件 5
2.5 QUARTUS II概述 6
2.6 QUARTUS II數(shù)字系統(tǒng)開發(fā)流程 7
2.7 小結(jié) 8
第3章 常用循環(huán)碼簡介 9
3.1 循環(huán)碼 9
3.2 R-S碼 10
3.3 非本原BCH碼 10
3.4 小結(jié) 11
第4章 基于BCH碼設(shè)計原理 12
4.1 編碼器設(shè)計原理 12
4.2 譯碼器設(shè)計原理 13
4.2.1 由接收多項式r(x)求伴隨式s 13
4.2.2 由伴隨式求出錯誤位置 15
4.2.3 搜索法譯碼原理 17
4.3 主模塊電路設(shè)計方框圖 18
4.3.1 編碼器電路 18
4.3.2 綜合計算電路 18
4.3.3 迭代譯碼算法電路 19
4.3.4 錢氏搜索譯碼電路 19
4.3.5 差錯定位電路 20
4.3.6 譯碼器電路（雙糾錯碼） 20
4.4 小結(jié) 21
第5章 程序設(shè)計實現(xiàn) 22
5.1 程序設(shè)計總流程圖 22
5.2 編碼器頂層文件主程序 23
5.3 譯碼器頂層文件主程序 24
5.4 編碼器頂層文件生成模塊 27
5.5 譯碼器頂層文件生成模塊 28
5.6 編碼器仿真圖 28
5.7 譯碼器仿真圖 29
5.8 小結(jié) 30
第6章 結(jié)論 31
致 謝 32
參考文獻 33
附 錄 34
附錄1 34
附錄2 43
相關(guān)說明：
1. 如您下載的資料不止一份，建議您注冊成為本站會員。會員請登錄后下載。
2. 會員購買金幣50元以下，0.7元/個，50元以上，0.5元/個。具體請看：下載與付款。
3. 會員48小時內(nèi)下載同一文件，不重復(fù)扣金幣。
4. 下載后請用WinRAR或 WinZIP解壓縮后使用。
5. 如仍有其他下載問題，請看常見問題解答。
下載地址：
|
|
| 相關(guān)畢業(yè)論文（設(shè)計） |
|
|
| 推薦畢業(yè)論文（設(shè)計） |
|
|
|
|
|