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用FPGA實(shí)現(xiàn)一個典型的51內(nèi)核并檢驗(yàn)
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資料類別
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電子電工畢業(yè)論文（設(shè)計(jì)） |
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課程(專業(yè))
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電子信息工程 |
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關(guān)鍵詞
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VHDL|8051單片機(jī) |
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適用年級
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大學(xué) |
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身份要求
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普通會員 |
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金 幣
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50 �。�金幣如何獲得？） |
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文件格式
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word |
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文件大小
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477K |
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發(fā)布時(shí)間
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2013-10-27 10:22:00 |
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預(yù)覽文件
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下載次數(shù)
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1 |
| 發(fā)布人 |
kj008 |
內(nèi)容簡介：
畢業(yè)設(shè)計(jì) 用FPGA實(shí)現(xiàn)一個典型的51內(nèi)核并檢驗(yàn)，共41頁，14617字，附任務(wù)書、英文翻譯。
摘要
本論文的研究任務(wù)是用FPGA實(shí)現(xiàn)一個單片機(jī)內(nèi)核。即使用硬件描述語言VHDL來實(shí)現(xiàn)整個系統(tǒng)的邏輯描述，所實(shí)現(xiàn)的指令系統(tǒng)與8051單片機(jī)的指令系統(tǒng)完全兼容。再以QuartusⅡ軟件為工具，完成所有模塊的軟件仿真測試。
本文對8051單片機(jī)進(jìn)行原理分析和特征提取，介紹了EDA開發(fā)工具以及本IP核的設(shè)計(jì)方案。利用自頂向下的設(shè)計(jì)方法把8051IP核劃分成多個子模塊，并在QuartusⅡ軟件中分別用VHDL語言來完成各個子模塊實(shí)現(xiàn)程序的編寫。最后，采用原理圖連接的方法把各個模塊連接起來組成了完整的8051IP核。
設(shè)計(jì)完成后，在QuartusⅡ軟件中對所設(shè)計(jì)的8051IP核進(jìn)行驗(yàn)證，本文通過具體的實(shí)驗(yàn)來對8051IP核進(jìn)行驗(yàn)證。
關(guān)鍵詞：VHDL；8051單片機(jī)；FPGA
Abstract
In this paper, the research is the realization of a microcontroller core FPGA. That is, the use of hardware description language VHDL to realize the logic described the system as a whole, achieved by the command system and the 8051 SCM system is fully compatible with the directive. Then Quartus Ⅱ software tools, complete all the modules of the software simulation tests.
In this paper, for 8051 SCM principles of analysis and feature extraction, introduced the EDA development tools and the IP core design. Use of top-down approach to the design of the 8051 IP divided into multiple sub-module, and Quartus Ⅱ software were used to complete all of VHDL module to achieve the preparation process. Finally, the principle of using the method to connect the various modules to form a complete 8051 IP nuclear.
Upon completion of the design, in the Quartus Ⅱ software designed by the 8051 IP nuclear verification, the paper through specific experiments to the 8051 IP nuclear verification.
Key Words： VHDL；8051IPCORE；FPGA
目 錄
摘 要 I
Abstract II
引 言 1
1 緒論 2
1.1 課題研究的背景 2
1.2 選題的依據(jù)和意義 3
1.3 本論文的主要工作 4
2 8051結(jié)構(gòu)分析及8051IP核的總體規(guī)劃 5
2.1 8051單片機(jī)內(nèi)部結(jié)構(gòu)原理 5
2.1.1 CPU結(jié)構(gòu) 5
2.1.2 存儲器結(jié)構(gòu) 6
2.1.3 定時(shí)器/計(jì)數(shù)器 6
2.1.4 中斷系統(tǒng) 7
2.1.5 I/O端口 7
2.2 8051IP核的頂層設(shè)計(jì)和系統(tǒng)模塊的劃分 7
2.2.1 自頂向下的設(shè)計(jì)方法 8
2.2.2 8051IP核的具體分割 8
2.3 8051IP核的設(shè)計(jì)工具介紹 10
2.3.1 VHDL語言介紹 10
2.3.2 QuartusII軟件及各模塊在其中的開發(fā)流程介紹 10
3 8051IP核部分模塊的具體設(shè)計(jì) 12
3.1 alu模塊的實(shí)現(xiàn) 12
3.1.1 alucore邏輯運(yùn)算塊 13
3.1.2 addsub加減法模塊 16
3.2 存儲器模塊的實(shí)現(xiàn) 23
3.3 8051IP模塊的總體實(shí)現(xiàn) 26
4 檢驗(yàn)8051IP核 28
4.1 流水燈控制原理 28
4.2 流水燈控制框圖 28
4.3 流水燈控制硬件設(shè)計(jì)部分 29
4.4 流水燈控制軟件設(shè)計(jì)部分 30
4.5 結(jié)果顯示 32
5 結(jié)論 33
5.1 論文主要工作 33
5.2 論文的后續(xù)研究和展望 33
參 考 文 獻(xiàn) 34
致 謝 35
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