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基于Verilog HDL的數(shù)字鐘系統(tǒng)設(shè)計
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資料類別
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電子電工畢業(yè)論文（設(shè)計） |
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課程(專業(yè))
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電子信息工程 |
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關(guān)鍵詞
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Verilog HDL|數(shù)字鐘 |
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適用年級
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大學(xué) |
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身份要求
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普通會員 |
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金 幣
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60 �。�金幣如何獲得？） |
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文件格式
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word |
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文件大小
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945K |
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發(fā)布時間
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2017-11-01 21:24:00 |
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預(yù)覽文件
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0939800.png（只能預(yù)覽部分內(nèi)容） |
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下載次數(shù)
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1 |
| 發(fā)布人 |
kj008 |
內(nèi)容簡介：
基于Verilog HDL的數(shù)字鐘系統(tǒng)設(shè)計，畢業(yè)設(shè)計，說明書共39頁，12333字，附任務(wù)書、開題報告、中期檢查表。
摘 要
數(shù)字鐘采用數(shù)字電路實現(xiàn)對“時”、“分”、“秒”數(shù)字顯示的計時裝置。隨著時間顯示、鬧鐘設(shè)置、報時功能、校正作用。走時準(zhǔn)確、顯示直觀、精密、穩(wěn)定等優(yōu)點。電路裝置十分小巧,安裝和使用也方便。與此同時，在日期中，它以其小巧，價格低廉，走時精度高，使用方便，功能多，便于集成化且受廣大消費的喜愛。[1]
本次課程利用EDA技術(shù)自頂向下的設(shè)計方法，提出了一個多功能數(shù)字鐘的設(shè)計方案，采用硬件描述語言Verilog HDL按模塊化方式進(jìn)行設(shè)計，在EDA開發(fā)軟件平臺下進(jìn)行編程，時序仿真等。利用硬件描述語言完成了數(shù)字鐘的設(shè)計。使數(shù)字鐘能實現(xiàn)時、分、秒計數(shù)的顯示功能，且以二十四小時循環(huán)計時。
關(guān)鍵詞: Verilog HDL；數(shù)字鐘；EDA；FPGA
目 錄
摘 要 III
Abstract IV
第一章 緒 論 1
1.1 數(shù)字鐘的研究背景和意義 1
1.2 數(shù)字鐘研究的必要性 2
1.3 數(shù)字鐘的功能 3
第二章 相關(guān)技術(shù)的簡介 4
2.1 硬件描述語言——Verilog HDL 4
2.2 FPGA簡介 5
2.2.1 FPGA基本結(jié)構(gòu) 5
2.2.2 FPGA設(shè)計流程 6
第三章 數(shù)字鐘的設(shè)計 9
3.1 數(shù)字鐘的工作原理 9
3.2 數(shù)字鐘硬件設(shè)計 9
3.2.1 FPGA芯片選取 9
3.2.2 顯示電路設(shè)計 11
3.3 模塊設(shè)計 12
3.3.1主控模塊的設(shè)定 12
3.3.2 計數(shù)模塊的設(shè)計 13
3.3.3 顯示模塊的設(shè)計 14
3.3.4 分頻模塊的設(shè)計 15
3.3.5 鬧鐘模塊的設(shè)計 17
3.3.6 整點報時模塊設(shè)計 17
3.3.7 按鍵控制模塊設(shè)計 17
第四章 總結(jié)與展望 20
4.1 總結(jié) 20
4.2 展望 20
參考文獻(xiàn) 22
附 錄 23
致 謝 34
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