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基于FPGA的六足仿生機(jī)器人控制系統(tǒng)設(shè)計(jì)
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資料類別
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電子電工畢業(yè)論文（設(shè)計(jì)） |
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課程(專業(yè))
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測控技術(shù)與儀器 |
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關(guān)鍵詞
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仿生機(jī)器人|FPGA |
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適用年級
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大學(xué) |
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身份要求
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普通會(huì)員 |
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金 幣
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60 �。�金幣如何獲得？） |
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文件格式
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word |
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文件大小
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2681K |
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發(fā)布時(shí)間
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2018-06-26 17:47:00 |
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預(yù)覽文件
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無 |
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下載次數(shù)
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1 |
| 發(fā)布人 |
kj008 |
內(nèi)容簡介：
基于FPGA的六足仿生機(jī)器人控制系統(tǒng)設(shè)計(jì)，說明書共44頁，14415字。
摘 要
六足仿生機(jī)器人因其很好的復(fù)雜地形適應(yīng)能力，被越來越多的運(yùn)用在野外偵查、救災(zāi)搶險(xiǎn)中。由于六足仿生機(jī)器人在這方面的出色表現(xiàn)，科研人員們對六足機(jī)器人的研究也越來多。本課題將多足昆蟲的行為學(xué)研究成果，融入到六足仿生機(jī)器人的設(shè)計(jì)與控制中，開發(fā)能在復(fù)雜自然環(huán)境中靈活運(yùn)動(dòng)的六足仿生機(jī)器人,對執(zhí)行野外偵查、減災(zāi)救援等具有重大現(xiàn)實(shí)意義，對仿生機(jī)器人的發(fā)展具有重要的實(shí)際意義[1]。
六足仿生機(jī)器人嵌入式控制系統(tǒng)包括兩個(gè)部分，第一部分是在 Nios II 處理器內(nèi)以軟件方式實(shí)現(xiàn)，采用 C 語言編寫應(yīng)用程序，主要功能是實(shí)現(xiàn)機(jī)器人直行、轉(zhuǎn)彎。第二部分是在 FPGA 芯片內(nèi)完成系統(tǒng)復(fù)位，串口收發(fā)等模塊的實(shí)現(xiàn)，以及 Nios II 的例化和周邊 I/O 信號讀取與輸出。硬件實(shí)現(xiàn)計(jì)算簡單且計(jì)算速度較快，有多組并行處理的能力。采用 Verilog HDL硬件描述語言實(shí)現(xiàn)硬件代碼的編寫。論文以 Bioloid 公司生產(chǎn)的智能伺服舵機(jī) AX-12 組成六足機(jī)器人架構(gòu)，利用內(nèi)嵌 Nios II 處理器的 FPGA 控制實(shí)現(xiàn)機(jī)器人完成各種動(dòng)作。研究采用 Quartus II軟件實(shí)現(xiàn)設(shè)計(jì)輸入和硬件配置，使用 Quartus II 中的 SOPC Builer 構(gòu)架 SOPC 系統(tǒng)，實(shí)現(xiàn)了 Nios II 處理器核、SDRAM 控制器、EPCS 控制器、PLL、232UART等的配置。六足仿生機(jī)器人的軟件開發(fā)過程是利用軟件開發(fā)工具 Nios II 9.1Software Build Tools for Eclipse（簡稱 EDS），對硬件系統(tǒng)中組件的驅(qū)動(dòng)及應(yīng)用程序進(jìn)行設(shè)計(jì)。[1]鑒于課題的前期工作基礎(chǔ)，設(shè)計(jì)實(shí)現(xiàn)了六足仿生機(jī)器人嵌入式控制系統(tǒng)，并進(jìn)行了整機(jī)測試，測試結(jié)果表明：機(jī)器人實(shí)現(xiàn)單舵機(jī)靈活控制和多舵機(jī)協(xié)調(diào)控制，機(jī)器人行走平穩(wěn)，達(dá)到預(yù)期要求。
關(guān)鍵詞：六足；仿生機(jī)器人；控制；FPGA；SOPC
目 錄
第一章 緒論 - 1 -
1.1課題來源及背景 - 1 -
1.2課題的研究目的及意義 - 1 -
1.3國內(nèi)外六足仿生機(jī)器人控制系統(tǒng)研究現(xiàn)狀 - 1 -
1.4課題研究內(nèi)容和主要工作 - 2 -
1.5 小結(jié) - 2 -
第二章 六足仿生機(jī)器人控制系統(tǒng)總體設(shè)計(jì) - 3 -
2.1 引言 - 3 -
2.2 六足仿生機(jī)器人結(jié)構(gòu) - 3 -
2.3機(jī)器人步態(tài)產(chǎn)生 - 4 -
2.4 六足仿生機(jī)器人舵機(jī)選擇 - 4 -
2.5 AX-12舵機(jī)介紹 - 4 -
2.5.1 AX-12 數(shù)字舵機(jī)概述及特性 - 4 -
2.5.2 AX-12 舵機(jī)通信協(xié)議 - 5 -
2.6 六足仿生機(jī)器人控制系統(tǒng) - 6 -
2.7 嵌入式控制系統(tǒng)硬件選擇 - 7 -
2.8 嵌入式控制系統(tǒng)軟件選擇 - 8 -
2.9 小結(jié) - 8 -
第 3 章 嵌入式控制系統(tǒng)硬件設(shè)計(jì) - 9 -
3.1 引言 - 9 -
3.2 六足仿生機(jī)器人嵌入式控制系統(tǒng)硬件結(jié)構(gòu) - 9 -
3.3 FPGA開發(fā)板結(jié)構(gòu)和外圍接口資源 - 10 -
3.3.1 睿智 FPGA 開發(fā)板硬件資源 - 10 -
3.3.2 設(shè)計(jì)用到的板載接口資源電路 - 11 -
3.4 建立 Quartus II 工程 - 14 -
3.5 SOPC設(shè)計(jì) - 14 -
3.5.1 SDRAM 控制器配置 - 15 -
3.5.2建立 EPCS模塊 - 15 -
3.5.3構(gòu)建 CPU 模塊 - 15 -
3.5.4 232UART、PLL及JTAG UART配置 - 16 -
3.5.5 Timer、PIO及系統(tǒng) ID 配置 - 16 -
3.5.6 生成SOPC系統(tǒng) - 17 -
3.6用verilog例化 NIOS II 工程 - 18 -
3.7 分配引腳與編譯下載 - 21 -
3.8 小結(jié) - 22 -
第 4 章 六足仿生機(jī)器人嵌入式控制系統(tǒng)軟件設(shè)計(jì) - 23 -
4.1 引言 - 23 -
4.2 NIOS II EDS 軟件開發(fā)平臺 - 23 -
4.3 單舵機(jī)控制 - 24 -
4.4 多舵機(jī)協(xié)調(diào)控制 - 26 -
4.5 用串口調(diào)試助手測試串口 - 31 -
第 5 章 結(jié)論與展望 - 33 -
5.1 引言 - 33 -
5.2作者的工作 - 33 -
5.2 未來發(fā)展 - 33 -
致 謝 - 36 -
參考文獻(xiàn) - 37 -
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