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8位RISC微處理器設(shè)計(jì)與仿真
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資料類別
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電子電工畢業(yè)論文（設(shè)計(jì)） |
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課程(專業(yè))
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集成電路設(shè)計(jì)與集成系統(tǒng) |
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關(guān)鍵詞
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RISC CPU|Verilog HDL |
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適用年級(jí)
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大學(xué) |
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身份要求
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普通會(huì)員 |
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金 幣
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60 （金幣如何獲得？） |
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文件格式
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word |
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文件大小
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1766K |
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發(fā)布時(shí)間
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2018-11-10 19:44:00 |
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預(yù)覽文件
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無 |
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下載次數(shù)
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0 |
| 發(fā)布人 |
kj008 |
內(nèi)容簡(jiǎn)介：
8位RISC微處理器設(shè)計(jì)與仿真，畢業(yè)論文，說明書共57頁，13493字。
摘要：
CPU 即中央處理單元的英文縮寫，它是計(jì)算機(jī)的核心部件。計(jì)算機(jī)進(jìn)行信息處理可分為將數(shù)據(jù)和程序（即指令序列）輸入到計(jì)算機(jī)的存儲(chǔ)器中和從第一條指令的地址起開始執(zhí)行該程序，得到所需結(jié)果，結(jié)束運(yùn)行。CPU的作用是協(xié)調(diào)并控制計(jì)算機(jī)的各個(gè)部件執(zhí)行程序的指令序列，使其有條不紊地進(jìn)行。因此它必須具有取指令、分析指令、執(zhí)行指令的功能。
RISC（reduced instruction set computer，精簡(jiǎn)指令集計(jì)算機(jī)）是一種執(zhí)行較少類型計(jì)算機(jī)指令的微處理器。不過它雖然容易，卻也不失CPU的基本功能和結(jié)構(gòu)。本文對(duì)RSIC CPU 的結(jié)構(gòu)、實(shí)現(xiàn)進(jìn)行了討論，詳細(xì)介紹了如何設(shè)計(jì)RSIC CPU ，并且立足于RSIC CPU 設(shè)計(jì)實(shí)例，用Verilog HDL語言編寫了模塊，以EDA工具Quartus II進(jìn)行仿真，全面而系統(tǒng)地介紹了RSIC CPU設(shè)計(jì)設(shè)計(jì)實(shí)例從模塊劃分、設(shè)計(jì)輸入、功能仿真、邏輯綜合、時(shí)序仿真等各環(huán)節(jié)的流程和方法。同時(shí)本CPU的總體結(jié)構(gòu)到局部功能的實(shí)現(xiàn)采用了自頂向下的設(shè)計(jì)方法和模塊化的設(shè)計(jì)思想。
關(guān)鍵詞：RISC CPU；Verilog HDL；功能仿真
目 錄
摘要 I
Abstract II
前 言 1
第一章 CPU與RISC CPU 2
1.1 CPU概述 2
1.1.1 基本原理 2
1.1.2基本結(jié)構(gòu) 2
1.2 CPU發(fā)展與前景 3
1.2.1 CPU的發(fā)展史 3
1.2.2 CPU多核的必然 3
1.3 RISC CPU介紹 4
1.4本章小結(jié) 4
第二章 語言與操作工具的概述 5
2.1 Verilog HDL語言概述 5
2.1.1 HDL概念與發(fā)展史 5
2.1.2 Verilog HDL語言特點(diǎn) 5
2.2 QuartusII概述 6
2.2.1 QuartusII概念與發(fā)展史 7
2.2.2 QuartusII特點(diǎn) 7
2.3本章小結(jié) 7
第三章 RISC CPU結(jié)構(gòu) 9
3.1 RISC CPU各個(gè)子模塊的功能和設(shè)計(jì)思想 9
3.1.1 RISC CPU尋址方式和指令系統(tǒng) 10
3.1.2 時(shí)鐘發(fā)生器 10
3.1.3 指令寄存器 12
3.1.4 累加器 14
3.1.5 算術(shù)運(yùn)算器 16
3.1.6 數(shù)據(jù)控制器 17
3.1.7 地址多路器 18
3.1.8 程序計(jì)數(shù)器 19
3.1.9 狀態(tài)控制器 21
3.2 外圍模塊 24
3.2.1 地址譯碼器 25
3.2.2 RAM 27
3.2.3 ROM 28
3.3本章小結(jié) 30
第四章 RISC CPU功能驗(yàn)證 31
4.1 RISC CPU 操作和時(shí)序 31
4.1.1 系統(tǒng)的復(fù)位和啟動(dòng)操作 31
4.1.2 總線讀操作 32
4.1.3 總線寫操作 32
4.2本章小結(jié) 32
結(jié) 論 34
參考文獻(xiàn) 35
附 錄 36
致 謝 50
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