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EDA嵌入式實(shí)驗(yàn)開(kāi)發(fā)板案例設(shè)計(jì)---綜合模塊
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資料類(lèi)別
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電子電工畢業(yè)論文（設(shè)計(jì)） |
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課程(專(zhuān)業(yè))
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電子信息工程 |
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關(guān)鍵詞
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VHDL|EDA案例設(shè)計(jì) |
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適用年級(jí)
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大學(xué) |
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身份要求
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普通會(huì)員 |
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金 幣
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40 �。�金幣如何獲得？） |
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文件格式
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word |
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文件大小
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3839K |
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發(fā)布時(shí)間
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2019-09-24 18:55:00 |
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預(yù)覽文件
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無(wú) |
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下載次數(shù)
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0 |
| 發(fā)布人 |
kj008 |
內(nèi)容簡(jiǎn)介：
EDA嵌入式實(shí)驗(yàn)開(kāi)發(fā)板案例設(shè)計(jì)---綜合模塊，畢業(yè)論文，共33頁(yè)，12409字。
摘要
基于自主設(shè)計(jì)的FPGA---SP6開(kāi)發(fā)板的綜合模塊設(shè)計(jì)。本論文主要介紹一款采用自定義指令集的16位RISC MCU的設(shè)計(jì)與實(shí)現(xiàn)。采用硬件描述語(yǔ)言VHDL進(jìn)行RTL級(jí)描述，自頂向下流程和模塊化的方法進(jìn)行設(shè)計(jì)。整體上分為5級(jí)流水:取指、譯碼、執(zhí)行、存儲(chǔ)、回寫(xiě)�？梢詧�(zhí)行算術(shù)運(yùn)算、邏輯運(yùn)算、讀寫(xiě)存儲(chǔ)器、IO口操作。設(shè)計(jì)了16級(jí)堆棧，可實(shí)現(xiàn)函數(shù)多級(jí)調(diào)用。該RISC CPU采用哈佛結(jié)構(gòu)，有效的避免了流水線中的結(jié)構(gòu)冒險(xiǎn)。分析了該設(shè)計(jì)中的流水線所遇到的冒險(xiǎn)問(wèn)題，采取了一定的解決方案。并使用仿真工具M(jìn)odelsim對(duì)個(gè)別模塊進(jìn)行了前、后仿真，ISE軟件綜合布局布線，并在Xilinx Spartan6 LX9芯片上經(jīng)過(guò)驗(yàn)證。實(shí)現(xiàn)簡(jiǎn)易計(jì)算器效果。
關(guān)鍵詞：FPGA，spartan6，綜合模塊，RISC，流水線，VHDL，EDA案例設(shè)計(jì)
目錄
摘 要 III
Abstract IV
目錄 V
1 緒論 7
1.1課題的來(lái)源 7
1.2課題的意義 7
1.3 FPG案例開(kāi)發(fā)國(guó)內(nèi)外發(fā)展現(xiàn)狀 8
1.4 RISC CPU國(guó)內(nèi)外發(fā)展現(xiàn)狀 9
1.5課題研究的主要內(nèi)容 9
2方案設(shè)計(jì)與總體設(shè)計(jì) 10
2.1 RISC CPU的方案設(shè)計(jì) 10
2.2方案評(píng)價(jià) 10
2.3 流水線 11
2.3.1 流水線的簡(jiǎn)單介紹 11
2.3.1 流水線的冒險(xiǎn)分析及處理 12
2.4 RISC CPU的總體設(shè)計(jì) 14
3 FPGA設(shè)計(jì) 17
3.1 頂層模塊的設(shè)計(jì) 17
3.1.1 分頻模塊 18
3.1.2 程序存儲(chǔ)器 18
3.1.3 IF/ID流水線寄存器 18
3.1.4 DEC解碼器 19
3.1.7 ID/EXE流水線寄存器 22
3.1.8 ALU算術(shù)邏輯單元： 22
3.1.9 EXM/MEM流水線寄存器 23
3.1.10 RAM數(shù)據(jù)存儲(chǔ)器 23
3.1.12 多路選擇器 23
3.1.13 MEM/WB流水線寄存器 24
3.1.14 堆棧的設(shè)計(jì)： 24
3.1.15 控制器 25
3.2 整體測(cè)試 25
結(jié)論 26
參考文獻(xiàn) 27
致謝 28
附錄 29
相關(guān)說(shuō)明：
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