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數(shù)字頻率計的設計
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資料類別
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電子電工畢業(yè)論文（設計） |
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課程(專業(yè))
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應用電子 |
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關(guān)鍵詞
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數(shù)字頻率計|數(shù)字電路 |
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適用年級
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大學 |
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身份要求
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普通會員 |
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金 幣
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60 （金幣如何獲得？） |
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文件格式
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word |
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文件大小
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54K |
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發(fā)布時間
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2008-03-26 10:59:00 |
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預覽文件
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無 |
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下載次數(shù)
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17 |
| 發(fā)布人 |
kj008 |
內(nèi)容簡介：
畢業(yè)論文 數(shù)字頻率計的設計，共28頁，13144字
前 言
在信息技術(shù)高度發(fā)展的今天，電子系統(tǒng)數(shù)字化已成為有目共睹的趨勢。從傳統(tǒng)的應用中小規(guī)模芯片構(gòu)成系統(tǒng)到廣泛地應用單片機，直至今天FPGA/CPLD在系統(tǒng)設計中的應用，電子技術(shù)已邁入一個全新的階段。傳統(tǒng)的硬件設計采用自下而上（bottom_up）的設計方法。這種設計方法在系統(tǒng)的設計后期進行仿真和調(diào)試，一旦考慮不周，系統(tǒng)設計存在較大缺陷，就有可能重新設計系統(tǒng)，使設計周期大大增加。電子設計自動化EDA（Electronic Design Automation）技術(shù)是現(xiàn)代電子工程領(lǐng)域的一門新技術(shù)，是一種以計算機為基本工作平臺,利用計算機圖形學拓撲邏輯學、計算數(shù)學以致人工智能學等多種計算機應用科學的最新成果而開發(fā)出來的一整套軟件工具。它主要采用并行工程和自頂向下的設計方法,從系統(tǒng)設計入手,在頂層的功能方框圖一級進行仿真、糾錯,并用VHDL、VerilogHDL等硬件描述語言對高層次的系統(tǒng)行為進行描述,在系統(tǒng)一級進行驗證,最后再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表,其對應的物理實現(xiàn)級可以是印刷電路板或?qū)Ｓ眉呻娐稟SIC。 VHDL即超高速集成電路硬件描述語言,主要用于數(shù)字系統(tǒng)的結(jié)構(gòu)、功能和接口。
數(shù)字頻率計是數(shù)字電路中的典型應用，在現(xiàn)代電子領(lǐng)域中是不可缺少的電子測量儀器。傳統(tǒng)的數(shù)字頻率計是由中大規(guī)模集成電路構(gòu)成，但這類頻率計會產(chǎn)生比較大的延時，測量范圍較小，精度不高，可靠性差且電路復雜。隨著集成電路技術(shù)的發(fā)展，可以將整個系統(tǒng)集成到一個塊上，實現(xiàn)所謂的片上系統(tǒng)（SOC）。片上系統(tǒng)的實現(xiàn)將大大減小系統(tǒng)的體積，降低系統(tǒng)的成本，提高系統(tǒng)的處理速度和可靠性。
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