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基于CPLD的VHDL語(yǔ)言數(shù)字鐘（含秒表）設(shè)計(jì)
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資料類別
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電子電工畢業(yè)論文（設(shè)計(jì)） |
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課程(專業(yè))
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應(yīng)用電子 |
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關(guān)鍵詞
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數(shù)字邏輯功能|數(shù)字電路 |
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適用年級(jí)
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大學(xué) |
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身份要求
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普通會(huì)員 |
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金 幣
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40 （金幣如何獲得？） |
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文件格式
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word |
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文件大小
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95K |
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發(fā)布時(shí)間
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2008-12-23 22:53:00 |
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預(yù)覽文件
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無(wú) |
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下載次數(shù)
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0 |
| 發(fā)布人 |
kj008 |
內(nèi)容簡(jiǎn)介：
課程設(shè)計(jì) 基于CPLD的VHDL語(yǔ)言數(shù)字鐘（含秒表）設(shè)計(jì)，共14頁(yè)，3134字
利用一塊芯片完成除時(shí)鐘源、按鍵、揚(yáng)聲器和顯示器（數(shù)碼管）之外的所有數(shù)字電路功能。所有數(shù)字邏輯功能都在CPLD器件上用VHDL語(yǔ)言實(shí)現(xiàn)。這樣設(shè)計(jì)具有體積小、設(shè)計(jì)周期短（設(shè)計(jì)過(guò)程中即可實(shí)現(xiàn)時(shí)序仿真）、調(diào)試方便、故障率低、修改升級(jí)容易等特點(diǎn)。
本設(shè)計(jì)采用自頂向下、混合輸入方式（原理圖輸入—頂層文件連接和VHDL語(yǔ)言輸入—各模塊程序設(shè)計(jì)）實(shí)現(xiàn)數(shù)字鐘的設(shè)計(jì)、下載和調(diào)試。
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