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FPGA設(shè)計(jì)流程指南
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資料類別
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電子電工軟件圖書 |
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課程(專業(yè))
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FPGA設(shè)計(jì) |
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關(guān)鍵詞
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FPGA設(shè)計(jì)|布局布線 |
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適用年級(jí)
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大學(xué) |
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身份要求
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游客 |
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金 幣
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0 �。�金幣如何獲得？） |
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文件格式
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word |
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文件大小
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31K |
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發(fā)布時(shí)間
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2011-11-08 12:55:00 |
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預(yù)覽文件
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無(wú) |
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下載次數(shù)
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7 |
| 發(fā)布人 |
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內(nèi)容簡(jiǎn)介：
FPGA設(shè)計(jì)流程指南
目錄
1. 基于HDL的FPGA設(shè)計(jì)流程概述 1
1.1 設(shè)計(jì)流程圖 1
1.2 關(guān)鍵步驟的實(shí)現(xiàn) 2
1.2.1 功能仿真 2
1.2.2 邏輯綜合 2
1.2.3 前仿真 3
1.2.4 布局布線 3
1.2.5 后仿真（時(shí)序仿真） 4
2. Verilog HDL設(shè)計(jì) 4
2.1 編程風(fēng)格（Coding Style）要求 4
2.1.1 文件 4
2.1.2 大小寫 5
2.1.3 標(biāo)識(shí)符 5
2.1.4 參數(shù)化設(shè)計(jì) 5
2.1.5 空行和空格 5
2.1.6 對(duì)齊和縮進(jìn) 5
2.1.7 注釋 5
2.1.8 參考C語(yǔ)言的資料 5
2.1.9 可視化設(shè)計(jì)方法 6
2.2 可綜合設(shè)計(jì) 6
2.3 設(shè)計(jì)目錄 6
3. 邏輯仿真 6
3.1 測(cè)試程序（test bench） 7
3.2 使用預(yù)編譯庫(kù) 7
4. 邏輯綜合 8
4.1 邏輯綜合的一些原則 8
4.1.1 關(guān)于LeonardoSpectrum 8
4.1.1 大規(guī)模設(shè)計(jì)的綜合 8
4.1.3 必須重視工具產(chǎn)生的警告信息 8
4.2 調(diào)用模塊的黑盒子（Black box）方法 8
參考 10
修訂紀(jì)錄 10
相關(guān)說(shuō)明：
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